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所以我在 xilinx 网站上的学生实验室工作。我一直在尝试在线查看许多不同的示例，但似乎找不到一个来帮助解决我的问题。尝试合成我的代码时出现以下错误。我主要尝试切换到不同的字母和大小写。甚至实验室 pdf 中的示例代码在声明组件时也存在语法错误。任何帮助都会非常感谢。

下面是我遇到的错误列表。

[Synth 8-485] 实例上没有端口 'a' ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]

[Synth 8-485] 实例上没有端口 'a' ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]

[Synth 8-485] 实例上没有端口 'b' ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]

[Synth 8-485] 实例上没有端口 'b' ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]

[Synth 8-485] 实例上没有端口 'b' ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":60]

下面是我的代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity mux_2bit_2_to_1 is
    Port ( x0 : in STD_LOGIC;
           x1 : in STD_LOGIC;
           y0 : in STD_LOGIC;
           y1 : in STD_LOGIC;
           s : in STD_LOGIC;
           m0 : out STD_LOGIC;
           m1 : out STD_LOGIC);
end mux_2bit_2_to_1;

architecture Behavioral of mux_2bit_2_to_1 is
    component and2 port
    (
        i0, i1 : in STD_LOGIC;
        o : out STD_LOGIC
    ); end component;
    
    component or2 port
    (
        i0, i1 : in STD_LOGIC;
        o : out STD_LOGIC
    ); end component;

    component INV port
    (
        a : in STD_LOGIC;
        b : out STD_LOGIC                                         LINE 60
    ); end component;

    signal c, d, f, g, h : STD_LOGIC;

begin

inv_comp1 : INV port map (                                       LINE 67
    a=>s, 
    b=>c
);
and_comp1 : and2 port map (
    i0 => x1, 
    i1 => c,
    o => d
);
and_comp2 : and2 port map (
    i0 => x0, 
    i1 => c,
    o => g
);
and_comp3 : and2 port map (
    i0 => y1, 
    i1 => s,
    o => f
);
and_comp4 : and2 port map (
    i0 => y0, 
    i1 => c,
    o => h
);
or_comp1 : or2 port map (
    i0 => d,
    i1 => f,
    o => m1
);
or_comp2 : or2 port map (
    i0 => f,
    i1 => h,
    o => m0
);
end Behavioral;
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