vhdl - FPGA：没有用户定义的时钟警告

Question

我正在 Vivado 中使用 Artix 7 (xc7a15tftg256)。在此项目中显示一条警告消息。

[Power 33-232] 设计中未找到用户定义的时钟！

我正在使用 MRCC 引脚进行系统时钟输入。系统时钟使用情况是

if(rising_edge(clock)) then
    count := count+1;
end if;

请提供此问题的解决方案。提前致谢。

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此警告意味着您的设计中没有定义的时钟信号。在某些情况下，Vivado 会自动为您限制时钟，但如果您直接将输入引脚用于时钟，则不会。仅使用时钟引脚是不够的，因为您也可以将时钟引脚用于 IO。

您需要做的是提供时钟约束。一个例子是：

create_clock -period 4.000 -name myClock -waveform {0.000 2.000} [get_ports clock].

其中周期是您输入时钟的周期，单位为 nS，波形后面的第一个数字是上升沿的时间，第二个是下降沿的时间。以上示例为 250MHz、50% 占空比、0 度相移时钟。如果您有一个没有相移的 50% 占空比时钟，则不需要使用波形参数。

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