0

是否有工具或脚本允许我解析 Verilog 文件以获取模块输入和输出的名称？我试图查看iverilog 和yosys，但它们似乎没有此功能。我可以自己写，但我不想重新发明轮子。谢谢！

4

2 回答 2

1

Verilog-Perl可以解析 Verilog 以获得模块的输入和输出的名称。它是可以下载和安装的免费软件。有许多代码示例可以做你想做的事，但它确实需要一些 Perl 语言的知识。你不想重新发明这个轮子是明智的。

于 2015-04-28T10:27:59.197 回答
1

ModelSim/Questa 之类的工具有一个 Tcl 命令find -ports可以为您执行此操作。您也可以使用 Verilog VPI，但不能使用免费版的 ModelSim。

于 2015-04-28T15:57:46.990 回答