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是否可以依赖 Scala Chisel 中一些已经编码的 Verilog 库？

如果不是这样，在我看来，这就像 Scala 的 Java 复古兼容性一样重要，它使 Scala 在软件世界中取得了成功。

干杯

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您可以包含一些外部模块作为黑盒：

12 黑盒

黑盒允许用户定义与在 Chisel 之外定义的电路的接口。用户定义：

作为 BlackBox 的子类的模块和带有接口的 io 字段。例如，可以将一个简单的 ROM 黑盒定义为：

class RomIo extends Bundle { 
  val isVal = Bool(INPUT) 
  val raddr = UInt(INPUT,  32) 
  val rdata = UInt(OUTPUT, 32) 
} 
 
class Rom extends BlackBox { 
  val io = new RomIo() 
}

不幸的是，我没有找到任何从.v文件生成黑盒的工具。看来您必须自己定义所有必需的类型/接口（使用Bundle）。关于导入 -.v同一文件夹中的所有文件都自动可用（因此您可以将您的library.v右侧放在生成的.v文件旁边），但有时您可能需要手动将一些更复杂的包含添加到生成的.v文件中。所以它还不是很方便。

于 2015-04-13T11:14:58.970 回答