c - kbuild 实际上是如何工作的？

Question

当我在开发一个 linux 驱动程序时，我已经阅读了如何通过这个文档编写 linux kbuild makefile

我知道 kbuild 系统使用诸如 obj-y obj-m 之类的 makefile 变量来确定要构建什么以及如何构建。

但是我很困惑的是kbuild系统在哪里真正执行构建过程。总之，如果我有obj-m = a.o，那么kbuild系统在哪里解析obj-m和执行gcc a.c？

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Kbuild 的 Makefile 不是最容易阅读的，但这里有一个高级解开（使用 4.0-rc3 内核）：

顶级 Makefile 确实
```
include $(srctree)/scripts/Kbuild.include
```
,$(srctree)顶级内核目录在哪里。
Kbuild.include定义了各种常见的东西和助手。其中包括build：
```
###
# Shorthand for $(Q)$(MAKE) -f scripts/Makefile.build obj=
# Usage:
# $(Q)$(MAKE) $(build)=dir
build := -f $(srctree)/scripts/Makefile.build obj
```
build与命令一起使用，例如$(MAKE) $(build)=dir为目录执行构建dir。它利用scripts/Makefile.build.

回到顶层Makefile，有以下内容：

$(vmlinux-dirs): prepare scripts
        $(Q)$(MAKE) $(build)=$@

vmlinux-dirs包含要构建的子目录列表（init、usr、kernel等）。$(Q)$(MAKE) $(build)=<subdirectory>将为每个子目录运行。

上面的规则为内核映像和模块编译目标文件。在顶层 Makefile 的更下方，还有一些额外的模块特定的东西：

ifdef CONFIG_MODULES
...
modules: $(vmlinux-dirs) $(if $(KBUILD_BUILTIN),vmlinux) modules.builtin
        # Do additional module-specific stuff using
        # scripts/Makefile.modpost among other things
        # (my comment).
        ...
...
endif # CONFIG_MODULES

现在查看scripts/Makefile.build（使用的 Makefile $(build)），它首先初始化obj-*列表和各种其他列表：

# Init all relevant variables used in kbuild files so
# 1) they have correct type
# 2) they do not inherit any value from the environment
obj-y :=
obj-m :=
lib-y :=
lib-m :=

再往下一点，它会加载到 Kbuild 文件中obj-y，其中obj-m设置了、等：

include $(kbuild-file)

再往下是默认规则，它具有$(obj-y)和$(obj-m)列表作为先决条件：

__build: $(if $(KBUILD_BUILTIN),$(builtin-target) $(lib-target) $(extra-y)) \
         $(if $(KBUILD_MODULES),$(obj-m) $(modorder-target)) \
         $(subdir-ym) $(always)
        @:

$(obj-y)先决条件来自，$(builtin-target)定义如下：

builtin-target := $(obj)/built-in.o
...
$(builtin-target): $(obj-y) FORCE
        $(call if_changed,link_o_target)

实际的建筑似乎是按照以下规则执行的：

# Built-in and composite module parts
$(obj)/%.o: $(src)/%.c $(recordmcount_source) FORCE
        $(call cmd,force_checksrc)
        $(call if_changed_rule,cc_o_c)

if_changed_rule是从Kbuild.include。该规则最终在中运行以下命令Makefile.build：

define rule_cc_o_c
        $(call echo-cmd,checksrc) $(cmd_checksrc)                         \
        $(call echo-cmd,cc_o_c) $(cmd_cc_o_c);                            \
        ...
endef

$(cmd_cc_o_c)似乎是实际的编译命令。通常的定义（AFAICS 中有两种可能性Makefile.build）似乎如下：

cmd_cc_o_c = $(CC) $(c_flags) -c -o $@ $<

除非使用 eg 显式设置make CC=clang，否则CC默认为gcc，如顶级 Makefile 中所示：

ifneq ($(CC),)
ifeq ($(shell $(CC) -v 2>&1 | grep -c "clang version"), 1)
COMPILER := clang
else
COMPILER := gcc
endif
export COMPILER
endif

我解决这个问题的方法是CTRL-C在内核构建期间执行并查看make报告错误的位置。另一种方便make的调试技术是用于$(warning $(variable))打印variable.

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