system-verilog - UVM Register Model：易失性寄存器值变化

Question

是否有标准方法来等待易失性寄存器模型中的任何值更改？这就像peek()通过所有易失性寄存器定期进行后门访问，直到至少有一个值更改。

// wait until DUT modifies any volatile register value.
my_reg_model.wait_volatile_reg_change();

Answer 1

不幸的是，没有任何基础设施，因为这需要某种机制通过将其分层路径指定为字符串来等待信号的更改。您可能可以使用 C/VPI 代码执行此操作，但这有点复杂。完整的答案超出了本网站的范围。

Verilab 网站上有一篇论文详细介绍了如何执行此操作：I Spy with My VPI。不过，我真的找不到它的 C 代码。