0

我是使用 VHDL 的新手，我的项目遇到了问题。我正在尝试制作一个 FPGA 来从一种通信协议转换为另一种通信协议，为此，在转换之前能够存储（希望是多个）数据包会很有用。

在我尝试将这些数据存储在数组中之前，很快就发现这在 FPGA 上占用了太多空间。因此，我一直在寻找一种将数据存储在 SP605 板上的 DDR3 ram 上的方法（http://www.xilinx.com/support/documentation/boards_and_kits/xtp067_sp605_schematics.pdf，第 9 页）。但是，我找不到有关如何从中写入或读取数据的说明。我试图在每个时钟周期存储一个 8 位 std_logic_vector 以供以后访问。

谁能告诉我如何进行？

4

1 回答 1

1

Xilinx 提供 IP 核发生器。该 IP 目录包含一个存储器接口生成器 (MIG)，它生成一个 IP 内核来访问不同的存储器类型。将此内核配置为 DDR3。

用 VHDL 编写 DDR3 控制器对于初学者来说不是一个项目，甚至对于经验丰富的设计师来说也是如此。状态机简单且众所周知，但校准逻辑非常昂贵。

您应该考虑缓存或突发读/写技术，因为不能在每个周期中访问 DDR 内存。

于 2014-12-18T23:11:06.967 回答