verilog - 如何重写 Verilog 代码以删除额外的 reg？

Question

我怎样才能重写下面的代码，这样我就不需要额外的 reg mul。我只是想把得到的 32 * 32 位乘法的 32 位放入 Result

input signed[31:0] Reg1; 
input signed[31:0] Reg2; 
output[31:0] Result; 
reg signed[31:0] Result; 
reg[63:0] mul; 
mul = Reg1 * Reg2; 
Result = mul[31:0];

Answer 1

关于什么：

Result = (Reg1 * Reg2)[31:0];