parameters - verilog 实例化多个寄存器

Question

我写了一个这样的 8 位寄存器模块：

module ff_8 #(
     parameter q0=0
)(
    input clk,
    input rst_n,
    input enable,
    input [7:0] d,
    output reg[7:0] q,
    );

always @ (posedge clk)
if (!rst_n) begin
    q <= q0;
end else if(enable) begin
    q <= d;
end

endmodule

我怎样才能拥有多个 (128) 个 ff_8 实例，每个实例具有不同的 q0 参数，而不必编写相同的代码 128 次？

Answer 1

在 SystemVerilog 中，您可以使用以下内容为整个寄存器数组创建一个模块：

module flop_array #(
    parameter int unsigned depth = 128,
    parameter int unsigned width = 8,
    parameter bit [width-1:0] q0[depth] = '{default:0}
)(
    input clk,
    input rst_n,
    input enable,
    input [width-1:0] d[depth],
    output logic [width-1:0] q[depth]
);

always_ff @(posedge clk)
if (!rst_n) begin
    q <= q0;
end else if(enable) begin
    q <= d;
end

endmodule