verilog - SVA：是否可以从后续方面禁用 SV 属性检查？

Question

我有一个 SV 属性如下：

propert my_property;
@(posedge clk) disable iff(reset) (!s_of) throughout ($rose(halt) ##0 ((rx_prio) > (expec_prio)) ##[0:$] $rose(rdy)) |-> ##[1:100] (my_prio[rx_prio]==1'b1);
endproperty:my_property

我有如下断言：

MY_PROPERTY_CHECK:assert property (my_property)
else
$error;

在上述属性中，我有信号s_of在整个检查过程中不应断言该信号。但这里的情况是，这个信号s_of在蕴含运算符的结果过程中被断言。因此，我的要求是禁用检查，即使在后续语句中断言了信号s_of也是如此。有没有办法做到这一点？

谢谢。

Answer 1

您是否尝试将其添加到disable iff(...)? 类似的东西disable iff(reset || s_of)。这将在变为 HIGH 时禁用断言s_of，无论当前是否正在“执行”前件或后件。