verilog - 3'bzzz 在verilog中代表什么？

Question

我有以下代码，但我不知道3'bzzz代表什么：

`timescale 1ns / 1ps
module reg_tercer_estado(entrada,hab,salida);
input [2:0] entrada;
input hab;
output [2:0] salida;
reg [2:0] auxsalida;

always @(entrada)
begin
    case (hab)
    1'b0: auxsalida=entrada;
    1'b1: auxsalida=3'bzzz;
    endcase
end

assign salida=auxsalida;

endmodule

Answer 1

根据“HDL Compiler for Verilog”手册，3'bzzz是3位数字，z是“断开”或“高阻抗”的条件，也是不可综合的。

因此，3'bzzz表示所有三位都处于断开状态的 3 位值。