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SystemVerilog 中的循环语句中是否允许并发断言?

    module cover12(input clk, in1,in2, in3);
    bit mybit;
    property prop;
    @(posedge clk) in1 ##1 in2 ##1 in3;
    endproperty

    always @(posedge clk)
    begin
     for(reg i =0;i<1;i=i+1)
      if(mybit)
       begin
        assert1: assume property(prop);
       end
    end

    endmodule
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2 回答 2

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是的,这是允许的。请注意,执行是非阻塞的。

于 2014-04-22T04:50:06.110 回答
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查看第 429 页的 SV 2012 标准,似乎这是允许的。我用我的模拟器编译了你的代码,它工作正常。

于 2014-04-17T09:23:07.020 回答