system-verilog - VCS 增量细化功能

Question

有谁知道这个功能？我遇到了这个术语，不确定这与增量编译不同（下）

……
4 个模块和 0 个 UDP 读取。
        但是，由于增量编译，只需要编译 1 个模块。
……

如果不是这样，是否有任何特殊开关，或者它会自动工作？

Answer 1

这是分区编译流程。在细化过程中使用此选项： -partcomp=modautopart 第一次编译需要更长的时间，但后续编译会更快，具体取决于要修改的模块/包。

Answer 2

增量编译是 VCS 中的默认模式。VCS 将仅分析自上次细化以来发生变化的单元，但在细化时 VCS 将重新细化整个设计。

来自 VCS 用户指南：

在细化过程中，VCS MX 构建设计层次结构。默认情况下，当您重新编译设计时，VCS MX 仅编译自上次细化以来已更改的那些设计单元。这称为增量编译。增量编译功能是 VCS MX 中的默认功能。它在以下条件下触发设计单元的重新编译......

分区编译是一种不同的 VCS 功能，其中 VCS 预先细化较小的分区，并在最后细化阶段 VCS 将较小的预细化分区“组合”成一个。