system-verilog - 时钟偏差断言

Question

是否可以在序列中为断言指定绝对延迟，如下所示：

sequence Sab
 a # 2ns b;
endsequence

这不能确定编译。但是我只是想知道当我们想要为延迟而不是时钟周期编写断言时如何处理这种情况？

例如：我想写一个断言来检查 2 个时钟之间的偏斜关系？当偏差超过 5 ps 时，如何指定要触发的断言？

Answer 1

You use timing checks like $skew. See Section 31 of the IEEE Std 1800-2012 LRM