system-verilog - UVM中的多个从代理

Question

我计划在我的环境中实现多个从代理和一个主代理。

任何人都可以向我展示如何在 UVM 中使用此功能的示例。以及我们如何从测试用例中为特定的从定序器启动项目。

Answer 1

这很典型。没有细节，大体是：

• 在 build_phase 中：
  • 正如您所描述的那样创建和配置代理。
  • 主机和从机将被配置为活动的。

从代理通常是对来自 DUT 的刺激做出响应的反应代理，因此在这种情况下，从驱动程序中的序列项将由 DUT 启动，因此它们不受直接测试用例控制。