verification - 在 UVM 中组合驱动输入信号（在同一周期中）

Question

如果我想根据 UVM 驱动器中设计的某些输出组合驱动设计输入信号，最好的方法是什么？如果我在运行阶段实现它并查看设计输出信号，我会在时钟的下一个上升沿看到它，对吗？这会浪费一个周期。

例如 rd 输入信号被随机置位设计；除非空为高，否则应在同一周期中取消断言。

Answer 1

在运行阶段实现任何东西并不意味着您将在时钟的位置上同步。你总是可以从运行阶段派生一个方法，等待特定信号的变化，然后在那个时候做一些事情：

task run_phase(uvm_phase phase);
  fork
    monitor_comb_sig();
  join_none
endtask

task monitor_comb_sig();
  forever begin
    @(some_signal); // waits until some_signal changes

    // drive some other signal based on this change
  end
endtask