verilog - 添加三个输入的verilog代码示意图

Question

以下 verilog 代码的原理图是什么样的？

module mystery2(s, c, x, y, z);
  input x, y, z;
  output s, c;
  assign {c, s} = x + y + z;
endmodule

我知道这{c, s}意味着它们是串联的，这在原理图中是什么样的？x + y + z 只是三个输入之间的加法，对吗？我们有一根电线从里面出来？

Answer 1

您可以将其x + y + z视为 3 条 1 位线的总和，但总和需要 2 位。因此，我认为{c,s}2 条 1 位线“出来”。

您的主要问题的答案取决于电路的实现方式。您的代码有许多可能的示意图表示，因为您已经描述了高级抽象的数字逻辑功能。

通过您的综合工具运行该代码并查看生成了什么样的门级网表。然后在原理图查看器中查看它。让工具为您完成工作。