verilog - 初始化移位寄存器

Question

我为移位寄存器制作了一个模块，并试图通过变量值对其进行初始化。但它不工作

这是代码

module shiftreg(dataOut,EN, in, CLK, Q,init);
   parameter n = 4; 
   input [n-1:0] init; //the initial value of the register
   input EN; input in; 
   input CLK; output [n-1:0] Q; output dataOut; reg dataOut;
   reg [n-1:0] Q;  //needs to be saved for future shifts.

   initial 
   begin
      Q=init; dataOut=init[0];
   end

   always @(posedge CLK) 
   begin 
      if (EN) 
      begin
         Q={in,Q[n-1:1]}; 
         dataOut=Q[0];
      end 
   end 
endmodule

Answer 1

init需要成为在initial块内工作的内容，并且仅适用于 RTL 仿真和某些 FPGA。大多数合成器忽略initial块。更好的方法是添加一点加载。对寄存器进行非阻塞分配是个好主意。您可以dataOut使用分配语句保存翻牌。

always @(posedge CLK) begin
  if (LOAD)  Q <= init;
  else if (EN)    Q <= {in,Q[n-1:1]}; 
end
assign dataOut = Q[0];