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SystemVerilog中,不需要;在行尾添加 ' '。例如:

`uvm_do(pkt) 

我想知道为什么编译器可以处理这个,但是没有''就不能处理常规行;

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SystemVerilog 始终要求在语句末尾使用分号。

但是,您需要查看由 UVM 宏扩展的代码。大多数宏扩展为如下代码:

`define uvm_whatever \
    begin \
       some_code(); \
    end

如果您要手动输入开始/结束代码,则不需要在end. 因此,宏调用结束时不需要分号。

这是来自 UVM 文档的引用:

宏代表文本替换,而不是语句,因此它们不应以分号结尾。

于 2013-11-14T13:30:18.793 回答