verilog - SystemVerilog 宏不需要';' 在行尾

Question

在SystemVerilog中，不需要;在行尾添加 ' '。例如：

`uvm_do(pkt) 

我想知道为什么编译器可以处理这个，但是没有''就不能处理常规行;。

Answer 1

SystemVerilog 始终要求在语句末尾使用分号。

但是，您需要查看由 UVM 宏扩展的代码。大多数宏扩展为如下代码：

`define uvm_whatever \
    begin \
       some_code(); \
    end

如果您要手动输入开始/结束代码，则不需要在end. 因此，宏调用结束时不需要分号。

这是来自 UVM 文档的引用：

宏代表文本替换，而不是语句，因此它们不应以分号结尾。