verilog - Verilog 寄存器不能由原语或连续赋值驱动

Question

我想在这样的测试台中使用一个模块：

reg [31:0] OutputVal;
reg [15:0] InputVal;
sign theSignExtender(InputVal,OutputVal);

当我编译时，我收到错误：

错误：注册输出值；不能由原语或连续赋值驱动。

有什么建议么？

Answer 1

改变：

reg [31:0] OutputVal;

到：

wire [31:0] OutputVal;