coding-style - 在verilog中将输出分配给vdd

Question

嗨，我正在尝试将 LED 输出分配为永久开启，并想知道如何为输出分配恒定值，以及是否可以在我的 ucf 文件中执行此操作。

Net "0" = P16;

但它不起作用。

Answer 1

我不确定您为什么要这样做，但您可以尝试使用全局复位信号的反相来保持 LED 亮起。断言复位时 LED 将关闭，但这应该是一个非常短的时间。

Answer 2

您只需执行以下操作即可将信号连接到高位：

o_led_drive <= 1'b1;

o_led_drive 是驱动 LED 的信号。一旦 FPGA 出现，这应该可以工作并照亮您的电路板。