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我们正在开展一个项目,以根据称为分配决策图的方式为代码提供中间表示。因此,如果有人能告诉我们你们是如何编译代码以及如何访问编译过程中生成的图形,即在解析代码的语法之后,这将是非常有帮助的。
甚至在编译器解析后有关访问代码的帮助也很好。任何关于如何去做的帮助也很感激。
目前,没有明确定义的 Chisel 中间表示,因为它介于用户源代码和指定的 C++ 或 Verilog 后端之间。
但是,我相信这是 Chisel 开发人员当前的一个项目,旨在拆分后端并允许访问 IR(并允许用户定义的编译器通过)。
同时,查看 Backend.scala(尤其是详尽的()方法)。这就是许多魔法的起源。我相信可以在阐述过程中跳入 Scala 命令行,这将使您能够访问硬件树表示,但我不确定这对您有多大意义或有用。