macros - Verilog 宏扩展

Question

是否有任何工具（例如，ncverilog、VCS、synplify、vivado 等）可以让您查看 Verilog 或 SystemVerilog 宏的扩展输出？

我即将编写一个脚本来解析宏并手动扩展它们，以便调试其他人编写的一些宏。如果已经有一些工具可以做到这一点，我很乐意改用该工具。

Answer 1

VCS-DVE 允许您在调试会话中展开宏，只需单击要查看的宏旁边的 +：