verilog - 顶级测试台中的时钟生成

Question

我的测试平台的顶层如下所示：

module top();
    // `timescale 1ns/1ps

    reg_intf intfc(.clk(Clk));
    register_m dut (intfc);
    register_test_m (intfc);

    bit Clk = 0;
    initial 
    forever #1 Clk = ~Clk;
endmodule : top

reg_intf是接口，register_m是设计模块， register_test_m是程序（testbench）。

我得到这个编译错误：

此分配的左侧不能使用网络类型。有问题的表达式是： Clk Source info: Clk = (~Clk);

我尝试使用logic,reg和wireforClk并得到了同样的错误。

Answer 1

在使用前移动声明Clk：

module top();
    // `timescale 1ns/1ps
    bit Clk = 0;

    reg_intf intfc(.clk(Clk));
    register_m dut (intfc);
    register_test_m (intfc);

    initial 
    forever #1 Clk = ~Clk;
endmodule : top

与您的问题无关：您需要 register_test_m 模块的实例名称：

register_test_m tb (intfc);