system-verilog - verilog 断言：暗示的前件永远不满足

Question

     property p_no_glitch;
    logic data;
        @(in[i]) disable iff (!rst_n)
            (1, data = !in[i]) |=>
        @(posedge clk)
            (in[i] == data);
endproperty : p_no_glitch
CHECK_GLITCH : assert property(p_no_glitch) else $error("%m p_no_glitch");

如果模块被禁用，我会收到以下消息：

暗示的前件永远不满足

是否有标志（或任何其他方式）来关闭上述消息？

Answer 1

进入 VCS 的方法是 -assert quiet+quiet1+nopostproc. 当然，如果 SVA 的“所有者”添加类似的东西会更好disable iff (!rst_n or !en)