verilog - Verilog：在实例化期间使用'PARAMETER

Question

我正在尝试理解一段 Verilog 代码，如下所示：

module_name instance_name (
.....
.signal1(signal1_local['SIGNAL_WIDTH - 1 : 0]),
....
);

我无法理解 'SIGNAL_WIDTH ，为什么这里使用撇号 (') ？谁能告诉它是什么意思？提前致谢

Answer 1

这是一个刻度定义：

在代码中的某些地方会有一些类似于：

'define SIGNAL_WIDTH 10

它们往往是全球性的，所以它可以在任何地方。