verilog - 如何在更新输入的情况下重用verilog中的实例化模块

Question

我有一个模块：

module abc(
  input  in1,
  input  in2,
  output in3
);

在另一个主模块中实例化这个模块：

abc name_abc(in1, in2, out);

现在 in1 会根据其他一些信号进行更改。据我了解，实例化会创建一个逻辑块，现在我想使用已经创建但具有不同输入或更新输入的块。有没有办法在verilog中做到这一点？

我想做的是：

abc name_abc(in1_updated, in2, out);

Answer 1

输入是连续时间信号。模块实例化不是方法调用而是不断执行的逻辑，因此任何in1值的变化都将直接传递给 instance name_abc。

如果您的意思是使用相同的模块（硬件）但能够在 2 个数据流之间切换，则暗示它前面有一个多路复用器。

wire   connect_to_abc_in;
assign connect_to_abc_in = (select) ? in1 : in1_alternative ;