buffer - Synplify .edn 文件 HCLKBUF 错误

Question

在 Synplify 中合成我的 VHDL 代码，它会在 .edn 文件中生成 HCLKBUF 而不是 CLKBUF。我试过了：

clk16mhzA 的属性 syn_isclock ：信号为真；

如下所示，但是它不起作用。如何在 edn 文件中获取 CLKBUF？

 entity AAA
  port(       
    clk16mhzA:in  std_logic ;
    ...
  );
 attribute syn_isclock of clk16mhzA :signal is true;
 end AAA;