verilog - 在 verilog 中使用较少级别的包装器有什么好处吗？

Question

具体来说，我要问的是分层设计中较少级别是否有任何优势。前任。5 级 vs 6 级。

我看到的唯一优点/缺点是可读性和可能更快的编译取决于工具？

谢谢！

Answer 1

好的，所以这取决于您如何设置约束以及您使用的是什么工具。因此，如果您允许该工具（肯定 xilinx 的 vivado 和 ise 也可以做到这一点和 cadence）在编译/综合/pnr（布局和布线）时“扁平化”您的设计，那么扁平化设计和扁平化设计之间的性能应该没有差异分层设计。这是因为该工具在尝试组合逻辑和放置 luts 时基本上忽略了文件的边界。

另一方面，如果您生成一个网表，甚至有一个工具将它们放置出来，然后尝试将它们单独拼凑在一起，您可能会错过共享逻辑或陷入不太理想的布局或布线情况。

总体而言，如果您对设计的性能感兴趣，请让该工具尽可能多地发挥作用，您给它的自由越大，它的工作效果就越好。因此，如果您使用包装器（人类可读性的好主意），请确保通过使用 flatten 选项为工具提供自由。

Answer 2

我不会回答你关于更少层次结构的优势的问题，但我会给你一个一般性的建议。

在编写设计时，不要考虑较少层次结构的优势（在仿真时间/面积/功率/其他方面）。前端 - 后端分离的重点是让逻辑设计师专注于功能。设计层次结构的形式应仅取决于功能考虑（逻辑分离/时钟域/电源域/复位域等）。尽可能创建最好的功能，让后端人员完成他们的工作（通常，他们很擅长）。