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中央处理器

每个模块可以被认为具有以下功能： [1] 它可以存储数据。[2] 可以对数据进行运算。（算术运算）

模块的一些属性（仅列出，我现在关心的。） [1] 模块中的所有寄存器/内存元素都是上升沿触发的。

现在这种架构可以用来创建计算机处理器的模型。

真正的交易：是否有必要让“控制单元下一个状态寄存器”被触发下降？（下面我解释为什么我这么认为）

钟：
     |--------| |--------|[1] |------| |--------|    
_____| |_________| |_________| |_________| |____     
                   |----|
                 数据至少应在该区域有效。（考虑建立/保持时间）。
            |----------------|[1]
____________| |_________
所以这个区域的写信号应该是向上的（如果控制单元想要的话）。

该控制信号只是输入和电流状态的组合结果。所以这意味着随着当前状态的变化，控制信号会发生变化，这意味着状态应该在下降沿发生变化[1]。所以状态变化只是发生在时钟下降沿的“控制单元状态寄存器”的变化。这就是为什么我认为“是否有必要让“控制单元下一个状态寄存器”被触发下降沿”......我在想/考虑正确吗？

如果是，那么在实际处理器中也应该发生相同的情况（控制单元状态寄存器的下降沿触发）。

我正在学习东西，所以请原谅+纠正我的错误

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处理这个问题的一种常见方法是考虑时钟的上升沿触发“获取”周期，而下降沿触发“执行”周期。

在“获取”期间，内存地址递增，内存中的数据被允许稳定并传播到控制电路（例如 ALU 的设置、用于控制事物的多路复用器、用于条件测试的多路复用器采样状态、设置移位逻辑等）。

在“执行”期间，由控制电路输出控制的东西被触发（即，将测试多路复用器正在读取的测试状态，如果为真，则可以通过将分支地址加载到程序计数器来进行分支，以便在执行期间下一个取指周期，系统将从分支地址加载下一条指令，而不是简单地递增到内存中的下一个地址）。

回答者：一个慷慨的人“BL”（姓名首字母）

于 2013-06-17T05:35:48.810 回答