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我写了一个并行输入串行输出移位寄存器，我在这里展示。

module shiftreg32b (clk, reset, shift, carrega, in, regout);
    input clk;
    input reset, shift;
    input carrega;
    input [31:0] in;

    output regout;

    reg [31:0] inreg;

    assign regout = inreg[31];

    always @ (posedge clk)
    begin
        if (reset == 1) inreg <= 32'd0;
            else if (carrega) inreg <= in;
                else if (shift) inreg <= {inreg[30:0], 1'b0};
    end

endmodule

我发现的问题是这个移位寄存器的输出总是未知的（StX），即使我已经assign regout = 0;确定了。测试非常简单，其他一切正常（启用inreg时切换等）。shift

我是否以错误的方式使用分配？谁能指出问题？

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1 回答 1

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assign是正确的。

由于您没有提供测试平台，我最好的猜测是您有多个驱动程序regout，很可能是当您将输出端口连接到其他东西时。

使用这个最小的测试台，我看到regout了从 X 到 0 的变化，正如预期的那样

module tb;

    reg clk;
    reg reset, shift;
    reg carrega;
    reg [31:0] in;
    wire regout;

initial begin
    $monitor($time, " regout=%b", regout);
    $dumpvars;
    clk = 0;
    reset = 1;
    carrega = 0;
    shift =0;
    in=0;
    #50 $finish;
end

always #5 clk = !clk;

shiftreg32b shiftreg32b (clk, reset, shift, carrega, in, regout);

endmodule

印刷：

                   0 regout=x
                   5 regout=0
于 2013-06-08T18:24:47.350 回答