所以我有一个由 4 个 RAM 模块组成的阵列,我希望能够根据两个不同的选择器信号对其进行读/写。现在我正在使用中间信号实例化 RAM:
genvar i;
generate
for (i = 0; i < regnum; i=i+1) begin: regs
rfram_generic rf (clk,rst,ce_a_int[i],addr_a_int[i],do_a_int[i],
ce_b_int[i],addr_b_int[i],do_b_int[i],
ce_w_int[i],we_w_int[i],addr_w_int[i],
di_w_int[i]);
end
endgenerate
我想选择要使用的 RAMhead
或tail
信号(2 位向量)。任何想法如何做到这一点?