verilog - SystemVerilog 中的单引号 (') 是什么意思？

Question

在 OVM 示例类中，我在构造函数中看到以下语句：

void'(get_config_int("num_packets", this.num_packets));

该声明的第一部分void'(应该做什么？

Answer 1

在这种情况下，单引号用于类型转换。void'()in表示忽略 from的void'(get_config_int("num_packets", this.num_packets));返回值get_config_int。

如果没有将函数或表达式返回值分配给任何东西，那么好的模拟器应该会发出警告。使用void'()明确告诉工具您希望忽略返回值并且看不到警告。

您也可以使用其他类型转换，例如int'(), MyPredefinedStruct'(), 9'()。请注意，在强制转换中给出一个常数将返回一个位向量。9'(4'b0101) == 9'b000_0101

有关更多解释和示例，请参阅 IEEE Std 1800-2012 并阅读第 6.24 节。