arrays - 在verilog中连接输入

Question

在我的模块中，我采用两个输入 8 位。

mymodule(input clk, input [7:0] AS_1,input [7:0] AS_2, output [7:0] AS)

现在我想创建一个容器来保留两个输入，我的意思是我想将它们加入一个容器。我想做这样的事情：

reg [15:0] JOIN = AS_1 and AS_2 ---> all their bits should be arranged in a single container

但我不知道它应该是 reg 类型还是wire 或其他东西，因为我需要用那个 JOIN 进行其他操作

任何帮助、建议或建议将不胜感激！！！

score 6 · Accepted Answer

它可以是 reg 或 wire，您分配它们略有不同，但结果是相同的：

wire [15:0] join;
assign join = {AS_1, AS_2}; //concatenation operator

或者：

reg [15:0] join;
always @* begin
    join = {AS_1, AS_2};
end

无论哪种情况，您都可以使用join完全相同的值。

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