verilog - 如何比较输入端口的 8 位

Question

我正在寻找一个 11 位的输入端口的前 8 位。我们如何在verilog中做到这一点？我正在尝试以下代码。但它不起作用。

     input [0:10]inputport1;
     if(inputport1==11'b11010101xxx) begin
     $display ("some value");
     end

或者

     input [0:10]inputport1;
     if(inputport1[0:8]==9'b11010101) begin
     $display ("some value");
     end

Answer 1

端口应该（通常）定义为 MSB 到 LSB。

input [11:0] x,
...
if (x[7:0] == 8'b0000_1111) begin