vhdl - 超低功耗加法器和乘法器 vhdl

Question

我正在开发一个需要超低功耗的低频 30 khz 模块。问题是研究的重点是提高加法器和乘法器的性能，而不是关注功耗。有人能告诉我什么是乘法器和加法器的最佳架构，以实现最低功耗 nW 谢谢

Answer 1

在 VHDL 的背景下，这似乎是一个有效的问题。

功耗由两个因素组成，静态和动态。前者与您的设计使用的资源区域有关，后者与您设计中每秒信号经历的转换次数有关。这种动态功率是由许多因素造成的，例如晶体管的开关损耗，以及设计中的导线将具有电容元件的事实。

在您建议的非常低的速度下，静态功耗将占主导地位，因此可以采取一种方法来减小设计的尺寸。

例如，有许多已发布的位串行乘法器设计。

使用加法器，根据操作数的宽度/数量，您可以专注于使用压缩树作为预处理步骤。

这些当然只是建议，很大程度上取决于您的目标硬件。