verilog - 模块实例中的寄存器

Question

aF并且bF是寄存器。所有其他信号都相应地声明。P1,P2 . . P3是推送信号。这合法吗？在我合成它之前，我有很多代码要写，但我觉得它可能无法正确合成。

//Example ,similar to my code

always@ (posedge clk or negedge reset)
begin
    if (~reset)
    begin
        aF  =   0;
        bF  =   0;

    end
    else
    begin
        aF  = {{{WIDTH-SIZE-1}{0}},a};
        bF  = {{{WIDTH-SIZE-1}{0}},b};
    end
end



rippleadder_16bit  S0(aF[15:0],bF[15:0],c0,result1[15:0],P0,P1,c1,clk);
rippleadder_16bit  S1(aF[31:16],bF[31:16],c1,result1[31:16],P1,P2,c2,clk);
rippleadder_16bit  S2(aF[47:32],bF[47:32],c2,result1[47:32],P2,P3,c3,clk);
rippleadder_16bit  S3(aF[63:48],bF[63:48],c3,result1[63:48],P3,P4,c4,clk);*

Answer 1

只是想知道我是否可以将 aF 和 bF 指示的寄存器文件中的值传递到模块rippleadder_16bit 而不将它们声明为电线？

是的，这样做很好。