vhdl - Verilog 中的 Mealy 和 Moore 实现

Question

谁能说出verilog/VHDl中这些实现之间的区别？我的意思是 Mealy 和 Moore 如何详细合成电路？任何链接也将证明是有用的。我对此很熟悉

谢谢

但这是它实现的方式吗？

Answer 1

合成器将实现与您编写的代码相匹配的逻辑。如果您有未注册的输出（即，未从时钟块写入），那么这就是合成器将为您提供的。

更重要的是——为什么有人在乎？学者们似乎无缘无故地教 Mealy vs Moore。在我从事 2 年专业电子设计的过程中，我从来不必关心我得到的是什么“类型”的状态机。我只是描述行为并让工具产生电路。这些工具也不在乎（检查日志文件，它不会在任何地方说“找到 Mealy 状态机”）。

Answer 2

合成器是否将您的代码识别为 FSM 以及它在硬件中实现 FSM 的方式取决于您使用的合成器！检查相应的文档。例如，对于 Xilinx XST，请参阅XST 用户指南，然后搜索 FSM。

Answer 3

我知道这已经 3 周大了，但这里有一个答案，详细说明了 XST 中各种样式的合成内容。该示例实际上是一个 Moore 机器，但某些样式具有组合输出，这将使您了解 Mealy 机器会发生什么。有一些惊喜——例如，XST 可以将组合输出推回状态寄存器。