generics - 具有通用数据宽度 VHDL 的多维存储器

Question

我想知道如何声明具有通用数据宽度的二维内存

package mem_pkg is
  subtype data is std_logic_vector(7 downto 0);
  type data_vector is array( natural range <> ) of data;
end;
entity mem is
port (
  clk : in std_logic;
  we : in std_logic -- write enable
  a: in unsigned(4 downto 0); -- address
  di : in data; -- data_in
  do : out data -- data_out
 );
 end mem;

---

我希望数据宽度不是 7，而是通用的。

Answer 1

这不是二维的——那是一个向量的向量，它（微妙地）不同。

二维数组是

type data_vector is array (natural range <>, natural range <>) of integer;

但是，回到你的问题：

直到“最近”（VHDL 2008）你不能有一个无约束数组的无约束数组。但现在你可以这样做：

type mem is array(natural range <>) of std_logic_vector;
signal store : mem(0 to 15)(7 downto 0);

“ VHDL 2008 - just the new stuff ” 有更多细节：

http://books.google.co.uk/books?id=ETxLguPMEY0C&lpg=PA241&ots=q7u_Mn0SFR&dq=vhdl%202008%20just%20the%20new%20stuff%20p%20120&pg=PA120#v=snippet&q=alias%20of%20a% 20register%20file%20signal&f=false