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我正在学习verilog，我认为总是@*和总是（@posedge clk，...）

这是一段应该通过 uart 发送位的代码。合成失败。错误是“逻辑与已知 FF 或 Latch 模板不匹配。当前软件版本不支持您用于描述寄存器或锁存器的描述样式。” （以及 , 和 的 3 个其他错误）如果我将 always @(...) 更改为 always @*，则在下一步（“实现设计”）中事情会失败，因为事情没有连接。

在我的书中，他们实现了一个 fsmd，状态为 always (posedge clk)，其他逻辑始终为 @*，但我不明白为什么这不起作用。

在另一个论坛上，我读到错误可能来自过于复杂的条件。但是我也简化了一些事情（没有在这里编码代码，但基本上我删除了 case(state) 和 ifs 以使用 ? : 或二进制条件进行单行分配，但它也不起作用）

我之前在我编写的其他代码中看到过这个错误，但我没有深入了解它，所以如果你能帮助我理解一般问题（用这个 uart 东西作为对具体示例的支持），我会很高兴的。谢谢托马斯

PS：我使用的是 xilinx spartan 3e 入门套件和 xilinx ise 14.4

module UART_out #(parameter [3:0] NUM_BITS = 8)
(
input wire baud_clk,
input wire send_tick,
input wire[NUM_BITS-1:0] data_in,
output wire tx,
output wire debug_done
);
localparam
        IDLE = 0,
        TRANSMIT = 1;
reg[NUM_BITS:0] bits_to_send;
reg state;
reg out_bit;
reg[4:0] cnt;

always @(posedge baud_clk, posedge send_tick)
begin
    case (state)
    IDLE:
        if (send_tick)
        begin
            bits_to_send <= {data_in, 0};
            state <= TRANSMIT;
            cnt <= 0;
        end
    TRANSMIT:
        begin
            if (cnt < NUM_BITS)
                cnt <= cnt + 1;
            else
                state <= IDLE;
            bits_to_send <= {1, bits_to_send[NUM_BITS:1]};
            out_bit <= bits_to_send[0];
        end
    endcase
end

assign tx = (state == IDLE ? 1 : out_bit);
assign debug_done = (state == IDLE);    
endmodule
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错误：

The logic for does not match a known FF or Latch template. The description style you are using to describe a register or latch is not supported in the current software release.

指的是综合工具没有任何与您的描述相匹配的硬件单元可供使用。

你想要什么硬件：

always @(posedge baud_clk, posedge send_tick)

这看起来像您想要一个带有使能信号的触发器。使能信号 (send_tick) 应为 1 个时钟周期宽。然后使用它来选择时钟沿上的逻辑路径。不作为替代触发器。

我认为这就是你真正需要的：

always @(posedge baud_clk) begin
  case (state)
    IDLE:
      if (send_tick) begin
        //...
      end
     //...
   endcase
end

如果send_tick来自另一个时钟域，那么您将需要进行一些时钟域交叉以将其转换为baud_clk.

您可能会对具有多个触发器的块感到困惑，它们通常是 clk 和 reset。A negedge reset_norposedge reset通常用于复位（初始化）条件。

如果添加重置：

always @(posedge baud_clk or negedge reset_n) begin
  if (~reset_n) begin
    //reset conditions
    state <= IDLE;
    //...
  end
  else begin
    // Standard logic
  end
end

你会注意到这里有一个非常明确的结构，if reset else ... 综合工具将其识别为具有异步复位的触发器。重置条件下的数据也是静态的，通常将所有内容设置为零。

于 2013-03-26T09:12:56.670 回答