arrays - 移动二维数组 Verilog

Question

我不知道以下代码不起作用，但它不会合成：

reg [7:0] FIFO [0:8];

always@(posedge clk) begin
    if(wr & !rd & !full) begin
       FIFO[0:8] <= {data_in, FIFO[1:8]};
    end
end

我也尝试以其他方式索引 FIFO，但没有任何效果。在 Xilinx 论坛上找到了这个主题，但我无法弄清楚他想用这个来表达什么。链接在这里：

http://forums.xilinx.com/t5/General-Technical-Discussion/2-dimensional-array-problem-in-Verilog/td-p/42368

谢谢

Answer 1

您对打包和解包数组的工作方式有误解。我建议您阅读 IEEE1800-2012 第 7.4.1、7.4.2、7.4.4 和 7.4.5 节。从技术上讲，IEEE1800 适用于 SystemVerilog，它是 Verilog 的超集。对于具有静态大小的数组，两者是相同的，我发现 IEEE1800 比 IEEE1364 有更好的解释和示例。

如果您还没有 LRM 的副本，那么您可以在 ieee.org 网站上免费下载它： IEEE Std 1800-2012

对于提供的代码，您不能以这种方式分配解压缩数组中的每个元素。您有两个选择：使用 for 循环来分配数组的未压缩部分，或者使您的数组双压缩。

/* Using for-loop */
reg [7:0] FIFO [0:8];
integer i;
always@(posedge clk) begin
    if(wr & !rd & !full) begin
       for(i = 8; i > 0; i=i-1) begin
          FIFO[i] <= FIFO[i-1];
       end
       FIFO[0] <= data_in;
    end
end

/* Using double packed array */
reg [0:8] [7:0] FIFO; // NOTE: format and usage explained in IEEE1800-2012 7.4.5
always@(posedge clk) begin
    if(wr & !rd & !full) begin
       FIFO[0:8] <= {data_in,FIFO[0:7]};
    end
end

Answer 2

以下也将起作用。无论 FIFO 是打包的未打包数组（reg [7:0] FIFO [0:8]）还是打包的打包数组（reg [7:0] [0:8] FIFO），它都有效。

reg [7:0] FIFO [0:8];

always@(posedge clk) begin
    if(wr & !rd & !full) begin
       FIFO[0] <= data_in;
       FIFO[1:8] <= FIFO[0:7];
    end
end