verilog - 指示生成块是否有名称的 vcs 警告

Question

我需要一种方法来确定在一组 verilog 文件中是否存在没有实例名称的生成块。我想知道我是否可以使用 vcs 进行编译并看到表明存在类似这样的块的警告。“坏”块的一个例子是：

generate
  for (i=0;i<N;i=i+1) begin 
       ….
 end
endgenerate

谢谢，

Answer 1

据我所知，这超出了 vcs 的用途。更简单的解决方案是为默认名称生成块实例合成和 grep。

您还可以编写一个脚本来扫描 RTL 并检查每个for块if-else中generate是否有begin : [name].

如果真正需要从模拟器中检查 RTL，那么您将需要使用cbEndOfCompile. 在回调中，查找并扫描所有生成的语句，然后检查检查命名。