vhdl - 未初始化的输入信号 isim

Question

我被以下情况困住了

我正在为 uart 设计一个 vhdl 项目。有两个组件，即 uart_rx.vhd 和 uart_tx.vhd。

我想 uart_tx 最初在接收到值“0”以发出信号时进入标记状态：准备就绪。信号就绪未初始化，即就绪 = 'U'。

uart_tx 等待来自 uart_rx.vhd 的输入。一旦 uart_tx 从 uart_rx 接收到“0”，FSM 就会转到 Start 而不是 Mark。

这是我使用的算法：

if ready = o
    state <= Mark
else
    state <= Start

Answer 1

编写一个测试平台和一个准备就绪的初始化：

signal ready : std_logic := '0';