verilog - Verilog 中的简单 CPU 设计

Question

我正在尝试使用一个线变量来保存其他模块的输出并将其作为输入提供给另一个模块。最初尝试从测试台更改其值时，它显示如下所述的错误。这里tb.v是测试台文件的名称。

tb.v:39：错误：a 不是 TB 中的有效左值。
tb.v:4：错误：a 在这里被声明为线。1 详细说明期间的错误。

谁能告诉我我做错了什么？

Answer 1

使用您的测试平台来控制模块 2 输入何时由模块 1 输出或测试平台驱动。

reg tb_in, tb_drive;
wire out1;
wire in2 = (tb_drive) ? tb_in : out1;
mod1 mod1 (out1);
mod2 mod2 (in2);