performance - 是否可以为 RTL 创建基于硬件的合成器？

Question

我想构建一个基于专用硬件的综合工具，以加速 RTL 的开发。

1. 是否有任何基于硬件的平台可以合成 RTL？
2. 与Synopsis工具相比，可以大致估计它的速度吗

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这个想法是对 vhdl/verilog/netlist 合成器进行引导，这是一个在硬件中实现大型状态机的平台，可以使所有 RTL 敏感（用自己的语言编写编译器显示了 SW 世界的密切想法）。

Answer 1

与往常一样，当问题以“在硬件中进行”为前提时，答案总是必须是“显示硬件将解决哪些瓶颈以及如何解决”。除非您对问题有足够的了解，能够以比挥手更甚的方式回答该问题，否则这一切都是猜测。

正如另一个人所指出的那样——如果它是明智的（在财务上），那么有足够大的受挫工程师市场等待合成完成，它已经存在了。

如果它只是为了一个有趣的项目，那么当然可以：）

Answer 2

这是关于该主题的最新论文，作者也写了一本书。考虑到硬件开发的成本，这在今天可能是不切实际的。

Answer 3

这是一个非常有趣的想法，要回答您的第一个问题，我相当肯定没有像这样的现有产品在市场上销售。

但是，您应该知道综合工具非常复杂。创造你想要的东西将是很多工作，我想说即使是可行性研究（除其他问题外，应该回答你的第二个问题）对于硕士论文来说就足够了。

就像马丁说的那样，有很多沮丧的工程师，他们的设计需要几个小时才能合成（我就是其中之一！）。Altera 和 Xilinx 的综合工具仍然非常糟糕地利用了我计算机中的六核处理器，尤其是在我不进行任何设计分区的情况下。这让我相信并行化合成过程并不容易，尽管我倾向于高估大公司的工程师。