vhdl - vhdl 中的 16 位 std_logic_vector 到低 8 位 std_logic-vector

Question

我有一个块的 16 位 std_logic_vector 输出。但在后期我必须只使用较低的 8 位 std_logic_vector。它会产生综合问题......请告诉我如何避免这种情况..

Answer 1

如果您有 16 位std_logic_vector，则可以像这样访问各个字节：

signal largeVariable      : std_logic_vector(15 downto 0);
signal lower8bitsVariable : std_logic_vector(7 downto 0);
signal upper8bitsVariable : std_logic_vector(7 downto 0);

(...)

lower8bitsVariable <= largeVariable(7 downto 0);     --Store the lower 8 bits of largeVariable
upper8bitsVariable <= largeVariable(15 downto 8);    --Store the upper 8 bits of largeVariable