vhdl - VHDL 中的 tsetup 和 thold 是什么？

Question

我正在学习VHDL。当我尝试制作一个测试库时，我遇到了这些话。他们的意思是什么？我可以在谷歌上找到任何简单的解释。

提前致谢。

Answer 1

据我所知，tSetup 和 tHold 不是 VHDL 关键字，而是被模拟设备正确运行的最短设置和保持时间。

• tSetup - 数据/控制需要在时钟沿之前有效的时间量。
• tHold - 数据/控制需要在时钟沿之后有效的时间量。

一个简单的图形解释这一点：

http://en.wikipedia.org/wiki/Flip-flop_%28electronics%29#Setup.2C_hold.2C_recovery.2C_removal_times

Answer 2

正如 TOTA 所说，建立和保持时间是数字逻辑设计术语，而不是 VHDL 术语。

大多数情况下，您不需要在测试台上关心它们，因为您几乎总是在测试芯片内的内部模块，并且这些工具将为您管理所有时序。

当您在器件引脚级别工作时，您可以设置模型以检查建立和保持时间是否存在违规行为。在模拟 RTL 时，没有延迟（通常）建模，所以你的时间应该没问题。您可以稍后模拟一个包含所有实际芯片延迟的反向注释网表，并检查您是否仍将满足外部设备的所有时序要求。