system-verilog - 如何从系统verilog中的全局时钟派生本地时钟

Question

...基本上试图模仿真实芯片中会发生的情况，其中硬件与时钟速率无关，并且我们有一个时钟发生器来控制各种组件的时钟速率，例如对于 2GHz 时钟源，您可以传播对于 1 GHz 处理器工作频率，每 2 个周期向处理器发送一次信号，对于 500 MHz 工作频率，每 4 个周期向 NoC 发送信号

Answer 1

网上已经有很多文档和很多书籍。在您最喜欢的搜索引擎中，搜索verilog clock divider. Verilog 和 System Verilog 之间没有足够的区别，这种设计是值得期待的。

如果您想让它看起来更像 System Verilog，请使用always_ff @...代替always @...andalways_comb begin代替always beginor assign。良好的编码风格并没有真正的区别。使用 SV 关键字只会添加约束，以改进您的功能 RTL 可合成的更改。