system-verilog - 如何避免最后的断言（如果我理解正确的话）

Question

我正在关注http://verificationguild.com/modules.php?name=Forums&file=viewtopic&p=5019来检查特定信号的周期。该方法效果很好，但是在模拟的最后，如果断言被posedge（活动边缘）踢出，它基本上会失败，因为没有下一个边缘。

请考虑以下示例：测试台时钟以 2MHz 运行，更新时钟（我已经写过断言）以 5Hz（周期 200ms）运行以进行特定测试。假设模拟运行了 500 毫秒，断言在 400 毫秒时被踢失败。

我应该如何避免这种情况？

Answer 1

您需要禁用该assert_report_incompletes变量。创建一个名为的文件irun_variables.tcl，其中包含：

set assert_report_incompletes 0
run

-input irun_variables.tcl然后使用该选项启动 irun 。这将使不完整的断言不会被标记为失败。