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我正在尝试在 SystemVerilog 中制作具有标准化内存接口的模块（在我的情况下为 DSP），并希望模块中的变量根据附加接口中的总线宽度自动调整大小。我的理由：通过允许代码自动调整到任何连接的接口，这使得代码更便携，而不是要求 HDL 编码器传入参数来告诉模块将连接到它的所有接口总线的宽度（不是那个这会很糟糕，没有参数它看起来更干净）。

然而，我似乎无法让它发挥作用。这是一个说明问题的示例；Quartus II 12.1 中的以下综合：

// Top level module with some 15-bit ports

module top  ( input [14:0] data_in,
              output [14:0] data_out1, data_out2,
                            data_out3, data_out4 );

   test_interface my_interface(); // Initialize the interface
   test_module my_module(.*);     // Initialize & connect module 
endmodule

// Define a simple interface:

interface test_interface ();
   logic [8:0] my_port;
endinterface

// Define the module:

module test_module ( input [14:0] data_in,
                     test_interface my_interface,
                     output [14:0] data_out1, data_out2,
                                   data_out3, data_out4 );

   localparam width1 = $size(data_in);              // should be 15
   localparam width2 = $size(my_interface.my_port); // should be 9

   logic [width1-1:0] auto_sized1;    // gets correct size (14:0)
   logic [width2-1:0] auto_sized2;    // **PROBLEM**: gets size of 0:0!

   always_comb begin
      auto_sized1 = 5;                // ok
      auto_sized2 = 5;                // problem; value now truncated to 1 

      data_out1 = data_in + width1;      // Yields data_in + 15 (ok)
      data_out2 = data_in + width2;      // Yields data_in + 9  (ok...!) 
      data_out3 = data_in + auto_sized1; // Yields data_in + 5  (ok)
      data_out4 = data_in + auto_sized2; // Yields data_in + 1  (problem)
   end
endmodule

请注意，width2最终会得到正确的值 (9) - 为时已晚，无法正确设置auto_sized2. 我最初认为这$size只是在所有变量都分配了宽度之后才进行评估，但这似乎也不是这种情况，因为$size(data_in)对于设置auto_sized1.

有什么想法吗？同样，这对项目的成功并不重要，我现在主要是好奇！

谢谢 -

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看起来像一个编译器错误。我可能会在接口定义中使用一个参数。

module top  ( input [14:0] data_in,
              output [14:0] data_out1, data_out2,
                            data_out3, data_out4 );

   test_interface #(.port_size(8)) my_interface(); // Initialize the interface
   test_module my_module(.*);     // Initialize & connect module 
endmodule

interface test_interface ();
   parameter port_size = 1;
   logic [port_size-1:0] my_port;
endinterface


module test_module ( input [14:0] data_in,
                     test_interface my_interface,
                     output [14:0] data_out1, data_out2,
                                   data_out3, data_out4 );

   localparam width1 = $size(data_in);
   localparam width2 = my_interface.port_size;
endmodule
于 2013-01-14T02:11:03.903 回答